TMS320VC5416ZWS120 定點數(shù)字信號處理器（DSP）基于先進的改進型哈佛架構打造，具有一條程序存儲器總線和三條數(shù)據(jù)存儲器總線。該處理器采用具有高并行能力的算術邏輯單元（ALU）、特定于應用的硬件邏輯、片上存儲器和附加片上外設。

產品：TMS320VC5416ZWS120

核心：C54x

封裝：NFBGA-144

特性：

先進的多總線架構，具有三條獨立16位數(shù)據(jù)存儲器總線和一條程序存儲器總線

40位算術邏輯單元 (ALU)，包括一個40位桶移位器和兩個獨立40位累加器

17- ×17位并行倍頻器，耦合到一個40位專用模數(shù)轉換器，用于非流水線單周期乘法/累加 (MAC) 操作

比較、選擇和存儲單元 (CSSU)，以便添加/比較Viterbi操作人員的選擇

指數(shù)編碼器，用于計算一個周期內40位累加器值的指數(shù)值

兩個地址發(fā)生器，帶八個輔助寄存器和兩個輔助寄存器算法單元 (ARAU)

具有總線支架功能的數(shù)據(jù)總線

擴展尋址模式，用于8M × 16位最大可尋址外部程序空間

128K × 16位片上RAM，包括

八塊8K×16位片上雙存取程序/數(shù)據(jù)RAM

八塊8K×16位片上單存取程序RAM

16K×16位片上ROM，配置用于程序存儲器

增強型外部并行接口 (XIO2)

單指令重復和塊重復操作，用于程序代碼

塊-內存-移動指令，實現(xiàn)更好的編程和數(shù)據(jù)管理

帶32位長字操作數(shù)的指令

帶兩個或三個操作數(shù)讀取的指令

帶并行存儲和并行負載的算術指令

條件存儲指令

中斷快速返回

片上外設

軟件可編程等待狀態(tài)發(fā)生器和可編程組切換

片上可編程鎖相環(huán) (PLL) 時鐘發(fā)生器，帶外部時鐘源

一個16位定時器

6通道直接內存訪問 (DMA) 控制器

三個多通道緩沖式串行端口（McBSP）

8/16位增強型并行主機端口接口 (HPI8/16)

帶IDLE1、IDLE2和IDLE3指令的功耗控制，具有掉電模式

CLKOUT關閉控制，禁用CLKOUT

基于片上掃描的仿真邏輯，IEEE Std 1149.1 (JTAG) 邊界掃描邏輯

144引腳球柵陣列 (BGA)（GGU后綴）

144引腳薄型四方扁平 (LQFP) 封裝（PGE后綴）

6.25ns單周期定點指令執(zhí)行時間 (160 MIPS)

8.33ns單周期定點指令執(zhí)行時間 (120 MIPS)

3.3V I/O電源電壓（160和120 MIPS）

1.6V內核電源電壓 (160 MIPS)

1.5V內核電源電壓 (120 MIPS)

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